出口电商,allegro平台使用技巧

出口电商,allegro核心内容的平台使用技能

                                                                                               

出口电商,allegro平台使用技能文本

       

   

   定: 在ALLEGRO视窗 LAYOUT每次执行一个指令例：Add connect,Show element鼠标会跳Option窗户，这样对layout不便：

   

   控制面版＞在滑鼠移动选项中，指向预设按钮(或智能移动):取消将滑鼠指标移动到对话方块的预设按钮设置。

   

   2. Text path设置: 在ALLEGRO视窗 LAYOUT时,不能执行一些指令：Show element,Tools>report：

   

   1) 应急措施:寻找相应的log文档copy到档案同一路径；

   

   2) Setup>User Preference之Design_Paths>textpath项设為：C:cadancePSD_14.1sharepcb/text/views即可。

   

   3. 不能编辑Net Logic：

   

   Setup>User Perference之项选择logic_edit_enabled,选择允许编辑的点Net Logic,默认不能编辑Net Logic。

   

   4. 转gerber前需update DRC,应尽量将DRC排除，有些可以忽略DRC如何消除？

   

   1) logo由汉字产生的K/L error,可以再加一个subclass,这样文字就不用写了ETCH层,可消除K/L error；

   

   2) 有些可以忽略P/P,P/L 的error,可给那些pin增加一个property---NO_DRC,操作:Edit/Properties,选择需要的pin,选NO_DRC,Apply,OK。

   

   5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐为什么？

   

   “NO DRC属性只争对不同的网络﹐清除相同的网络ERRO,可设定Same net DRC 為off。

   

   6. 如何Add new subclass:

   

   Setup>Subclass之Define Subclass窗口选Class,点add”New subclass 常用new subclass有：GeometryBoard Geometry之Top_notes,Bottom_notes,Gnd_notes,Vcc_notes等等。它的作用是gerber中Log之Title/Page name所放层面。

   

   7. 对differential pair nets 之”net space type” properties如何设置？

   

   1) 先设对net 设定一differential pair property；

   

   2) 再在constraints system 选择控制面板spacing rule nets 栏的attach property nets,并在allegro 窗口control panel的find by name 下选择 property；

   

   3) 选择相应的property；

   

   4) 再次应用spacing rule 即可。

   

   8. Hilight两种不同的显示方式(实线和虚线):

   

   在setup>user preferences>display中,勾上display_nohilitefont,实线显示，不勾则虚线显示，实线更容易看到。

   

   9. 怎样更新Allegro layout窗口下的tool bar和display option设定：

   

   View>customization>tool bar在中间，勾上窗口中显示的内容；锁在右边display option窗口,在view>customization>display option中选locked_right.这样重开一个ALLEGRO最后一个设置将在窗口恢复。

   

   10. Color and Visibility 窗户太长，有些人在使用一段时间后会发现Color and Visibility 视窗窗户太长，很难关掉它的窗户，有两种方法可以解决：

   

   1) 关掉 Allegro然后删除程式pcbenv路径下的allegro.geo,再进 Allegro 将重新设置其视窗；

   

   2) 将Allegro.geo 档中的Form.cvf_main 改其值 60 40 0 430。

   

   11. 开啟allegro桌面上会自动生成allegro.jrl？temp桌面设有路径：

   

   1) 环境变数中将temp应设成:%USERPROFILE%Local SettingsTemp；

   

   2) Setup>User Perference之Design_Paths>textpath项目设有桌面。

   

   12. 当我们要RENAME不成功的背部元件：

   

   选Edit/property,选择背面的所有元件（FIND中选component）,分配一个auto_rename属性，然后rename一次。

   

   13. Rename：

   

   Setup/user preference editor/misc/fst_ref_des可以设置501等值，代表元件Rename从501开始C501,R501等等。

   

   14. 当我们走线时，我们经常会遇到这样的问题，我们渴望走线RATS为了走线，显示随走线而变化，Setup/Drawing options之Display中的Ratsnest Points有两种选择：

   

   1) Pin to Pin (Rats在Pin显示之间)；

   

   2) Closest end point (Rats随线路变化显示)。

   

   15. 如何复制多个有规律的VIA：

   

   点COPY在右命令栏X,Y中输入VIA间距为PIN舆PIN间距为准。

   

   16. 有时打开allegro窗口,menu反白无效:

   

   1) 将不是系统路径(c:cadencepsd_14.1sharepcb extcuimenus)下的men删除文档，更新系统路径下的文档men文档；

   

   2) 再开一个allegro窗口。

   

   17. Stroke的使用：

   

   Setup>User Preferences…>UI:no_dragpopup,用右键画勾选stroke图形可以实现快速功能﹐默认状态是必须的CTRL 右键可以实现Stroke功能18. 如何将Help file、可执行程式挂在Allegro Menu上？

   

   1)将LayoutserverFUserg47Menu File下的*.men档Copy to: C:CadencePSD_14.1SharePcbTextcuimenus下；

   

   2)将Pcb_server2PcblHelp File下的Help file Copy to: C:CadencePSD_14.1SharePcbHelp下。挂上去Help file可以执行。

   

   18. Menu之Path设置：

   

   Setup>User Preferences之Ui_paths 选menupath项，其默认Path为当前路径和C:CadencePSD_14.1SharePcbTextcuimenus，当你要改变Menu建议新增一个Menu路径以防损坏系统的Menu。

   

   19. env保留中快捷键:

   

   将C:Pcbenv 下的env档中alias项Copy to: C:CadencePSD_14.1SharePcbText下的env档中。可以保留你env快捷键设置在中间。

   

   20. 在进行SUB_DRAWING时﹐同一内容将有两个相同的名称﹐有时也打不开：

   

   在SETUP/下的CLIPPATH路经只设当前路径，别的去掉。

   

   21. 中间键放大缩小的设置:

   

   Setup>User Preferences…>Display: no_dynamic_zoom,点击中间键只能一次性检查Zoom窗口，默认状态，点击中间键可以随意zoom窗口。

   

   22. 某些区域不能定义测试点：

   

   在Manufaturing/no_probe_bottom这层加一块SHAPE则可当。用Route/Testprep/create Probe来create该区域的试验点将失败，提示如下：Pin out of bounds。

   

   23. Allegro Lib里的pad做零件的视窗有变化replace不了该pad，即使删掉该pad不能再叫了update：

   

   1) 把该pad的坐标先记下来，然后把该种pad删掉；

   

   2) 选toos/PADStack/modify design PADStack…选择弹出窗口purge/all,再选择弹出窗口yes,然后再叫进这个pad就ok了。

   

   24. 对于VCC,GND等待这些线宽要求较高的信号，在pin脚比较小，比较密IC很容易产生这些信号line to line的错误,如果只是单纯的把线宽改小了来走也会產生L/W的错误：

   

   1) 设置这些信号rule时,在constrain system master下的physical (line/vais)rule set etch value下,把min line width设為VCC,GND线宽值等信号一般要走；

   

   2) min neck width那些特别的IC能走的线宽值；

   

   3) max neck length线宽减少的线能走多久；

   

   4) 然后把这个放在这些信号上rule.以后走线的时候可以特别IC上的VCC,GND等待信号的线宽改为刚才设置的线宽min neck width值而不出错。

   

   25. 零件不能放置PAD：

   

   可能是右边display窗口的option栏: Inc 和Text block项数为零，可以改为自然数。

   

   26. 制作金手指零件时﹐REF＊等五个内容的层面（Assembly_Top OR Assembly_Bottom）：

   

   1) 当金手指两侧制成同一部分时﹐REF＊等五五个内容Assemble_top 层；

   

   2) 当金手指的两面分开做成两个零件﹐对於Top层的零件﹐其REF＊等五个内容Assembly_Top层﹐对於Bottom层的零件﹐其REF＊等五个内容Assembly_Bottom层。

   

   27. 在board file中replace不同包装的零件

   

   1) 先给要replace零件增加一个属性----Edit/Property,选择temporary package symbol,apply；

   

   2) 再执行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace零件要和原来的一样temporary symbol的pin count一样。

   

   28. 开啟Allegro在视窗时，等待很长时间command视窗提示Function未找到等待信息：

   

   将Pcbenv下的不常用之skill file delete掉，把 Allegro.ilint 档内对应Load “*.il”行delete掉。

   

   29. Z_COPY命令在shape symbol和flash symbol不能用于格式：

   

   在setup>drawing size>type可以使用工作平台的格式Z_COPY使用后可以改变格式.可省去subdrawing的繁琐。

   

   30. 如何保护自己Project：

   

   Allegro14.2中Allegro Design Expert之Editor. File>Properties选择Password. 输入密码，然后钩选Disable export of design data项，这样你的Project它不会被盗用。

   

   31. 在Allegro14.2中不能执行dbfix指令。

   

   1) Dbfix为Allegro14.1中用来Repair errors的****程式，而在Allegro14.2中将这些Check& Repair errors功能集中在DB Doctor这一个****程式中。DB Doctor可以Check& Repair各类型的errors 它支持各种类型layout档案格式，像*.brd *.mcm *.mdd *.dra *.psm *.sav *.scf. 但它不能确定repair所有errors。

   

   32. Allegro Utilities****程序介绍：

   

   1) Allegro to SPECCTRA: SPECCTRA Automatic Router；

   

   2) Batch DRC: 去掉板子里位置DRC marks，只是移除mark而以，若要layout须Run Update DRC。

   

   33. 如何避免测点加到Bottom在层的零件内:

   

   通常在测点中加入Bottom层，即layer选Bottom.运行加测点时Route>Testprep>Auto…中不要钩选Allow under component,计算机会自动根据零件Assembly零

   

   34. 如何一次性highlight没有额外的测点net：

   

   1) 方法1:操作完成Route>Testprep>Auto…之后，highlight所有net,然后关掉水平，只打开Manufacturing>PROBE_BOTTOM,然后是框架选择dehilight所有net,打开需要的水平，剩下的highlight net即未加测点net；

   

   2) 方法2:操作完成Route>Testprep>Auto…之后，在Allegro 命令行输入hl_npt即可一次性highlight没有额外的测点net. 前提是…pcbenv下面有hl_npt.il skill file。

   

   35. CRTL键在Allegro使用:

   

   执行多选指令像Hilight、其他命令之Temp Group时，按住CRTL可实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight,执行其他命令Temp Group时按CRTL键取消选择。

   

   36. 通过show element之report档产生一个list file：

   

   Display>Show element框选目标net or symbol etc，则产生一个Report另存一个视窗txt档，就是一个list file.这一list file可用於Hilight一组线，Delete一组symbol,此作法比设定Group或定议Bus name更为灵活。

   

   37. 固定Report为了显示多个窗口Report 窗口：

   

   在Report窗口选File>Stick,窗户可以固定﹐再执行Report指令时﹐窗户不会被覆盖。

   

   38. Show element时不显示manhattan etch length：

   

   1) Setup>User Preferences…>UI: show_max_manhattan_pins 在Value栏Key入1就可以Show element时不显示manhattan etch length,此设置对有NO_RAT属性的net不适用；

   

   2) 一般超过50 pins的net,比如GND等power net,Show element时不显示manhattan etch length。

   

   39.生产非电气引脚部件：

   

   圆形钻孔：

   

   （1）parameter：没有电气属性（non-plated）；

   

   （2）layer：只需设置顶层和底层regular pad，中间层、阻焊层和加焊层null。

   

   注意：regular pad要比drill hole大一点。

   

   40.Allegro层叠结构的定义：

   

   对于最简单的四层板，只需添加电源层和底层，步骤如下：

   

   1）Setup –> cross-section；

   

   2)应设置添加层、电源层和地层plane，同时在电气层之间加入电介质，一般为FR-4；

   

   3)指定的电源层和地层为负片（negtive）；

   

   4)设置完成后可以重新设置Visibility看多了两层：GND和POWER；

   

   5)铺铜(布局后可以做)；

   

   6）z-copy –> find面板选shape(因为铺铜是shape） –> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜；

   

   7)完成相同的方法POWER层覆铜。

   

   41.Allegro生成网表：

   

   1)重生索引号：tools –> annotate；

   

   2）DRC检查：tools –> Design Rules Check，查看session log；

   

   3)生成网表：tools –> create netlist，产生的网表将表allegro可以看看文件夹session log内容。

   

   Allegro导入网表

   

   1）file –> import –> logic –> design entry CIS(有一些选项可以设置导入网表对当前设计的影响)；

   

   2)选择网表路径，在allegro文件夹；

   

   3）点击Import Cadence导入网表；

   

   4）导入网表后可以再place –> manully –> placement list选components by refdes检查导入元件；

   

   5)设置格栅点，一套所有非电气层，一套所有电气层。注意非电气格栅点手动放置元件；

   

   6）设置drawing option，status选项将显示没有放置元件的数量和没有布线的网络数量。

   

   42.Allegro手工放置元件：

   

   1）place –> manully –> components by refdes可以看到工程中的元件，可以使用selection filters筛选。此外，库中的元件也可以手动放置。对话框也可以隐藏（hide），并且右键 –> show可以显示。

   

   2)镜像怎么放在底层？

   

   方法一:先在option选mirror，选择器件；

   

   方法二:先选设备，再右键 –> mirror；

   

   方法三：setup –> drawing option –> 选中mirror，全局设置；

   

   方法四：对已摆放的零件，Edit –> mirror在find面板选中symbol，然后选择元件，这样放置元件后会自动在底部。

   

   3)如何旋转？

   

   方法一：对已放置的元件，Edit –> move 点击元件，然后右键 –> rotate可旋转；

   

   方法二:放置时旋转option面板选择rotate。

   

   43.Allegro快速放置元件：

   

   1)开素摆放元件：place –> quickplace –> place all components；

   

   2)如何关闭和打开飞线？

   

   关闭飞线：Display –> Blank Rats –> All 关闭所有飞线；

   

   打开飞线：Display –> Show Rats –> All 打开所有飞线；

   

   3)快速找设备：Find面板 –> Find By Name –> 输入名称。

   

   44.设置约束规则的总结:

   

   1)约束设置:setup –> constrains –> set standard values 可设置线宽，线间距。间距包括:pin to pin、line to pin、line to line等；

   

   2）主要用spacing rule set 和 physical rule set。

   

   45.约束规则设置具体方法：

   

   1)设置时注意Constrain Set Name选择Default。所以只要没有特别指定的网络，都是按照这个规则来的；

   

   2)一般设置规则：pin to pin为6mil，其他为8mil；

   

   3）Phsical Rule最大线宽，最小线宽，颈线（neck），差分对设置(这里设置的优先级比较低，可以忽略，以后专门设置差分对)，T类型连接的位置，指定过孔；

   

   4)加一个线宽约束:先加一个Constrain Set Name，对应具体网络。

   

   46.设置区域规则：

   

   1)设置特定区域的规则，如BGA设备引脚处设置线宽要窄，线间距要窄；

   

   2）setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框调出edit property –> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定。

   

   47.Allegro建立电路板框：

   

   步骤：

   

   1)设置图区参数，包括单位、大小；

   

   2）定义outline区域；

   

   3）定义route keepin区域(可用Z-copy操作）；

   

   4）定义package keepin区域；

   

   5）添加定位孔。

   

   48.Allegro基本布局知识：

   

   1)摆放方法:Edit –> move或mirror或rotate；

   

   2)对于电容滤波器，当有大电容器和小电容器同时进行一点过滤时，应将从小电容器拉出的线路连接到设备管脚。即靠近管脚的最小电容器；

   

   3)各层颜色设置：top –> 粉色；bottom –> 蓝色。

   

   49.设置区域规则：

   

   1)设置特定区域的规则，如BGA设备引脚处设置线宽要窄，线间距要窄；

   

   2）setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画矩形 –> 点击矩形框调出edit property –> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定。

   

   50.创建总线：

   

   1)打开约束管理器（electronical constraint spreadsheet）；

   

   2)显示指定的网络飞线：Display –> show rats –> net 然后在约束管理器中选择要显示的网络；

   

   3)如果要设置等长线，但在线有端接电阻，则需要设置（x net），使计算过程中跨过端接电阻。这需要为每个端接电阻设置模拟模型库。设置完成后，可以在约束管理器中看到网络变成x net；

   

   4)添加信号仿真模型库:Analyze –> SI/EMI Sim –> Library 添加模型库 –> Add existing library –> local library path；

   

   5)每个新添加模型:Analyze –> SI/EMI Sim –> Model 将显示工程中的设备，然后为每个设备添加模拟模型。系统库中的组件有自己的模型库Auto Setup自动完成。选择系统库中没有的模型find model；

   

   6)点击约束管理器object –> 右键，即可使用filter选择需要选择的网络，可以选择差分对，x net等；

   

   7)创建总线:选择约束管理器net –> routing –> wiring 然后选择需要创建为总线的网络 –> 右键，create –> bus。

   

   51.设置拓扑约束：

   

   线长约束规则设置

   

   1)对线长的要求实际上是根据长度或延迟设置延迟；

   

   2)打开约束管理器 –> Electronic constraint set –> All constraint –> User – defined 在设置拓扑结构时选择网络 –> 右键选择SigXplore–> 在pro delay选择。也就是说，如果要设置线长约束，需要先定义拓扑结构，再定义拓扑结构的网络约束。

   

   设置相对延迟约束规则(即等长设置)

   

   1)拓扑约束也需要在设置相对延迟约束之前建立；

   

   2)拓扑约束对话框 –> set constraint –> Rel Prop Delay 设置新规则的名称 –> 指定网络起点和终点 –> 选择local（对于T选择此选项)和型网络的两个分支global(总线信号)。

   

   52.布线准备：

   

   1)设置颜色：Display –> color/visibility 其中group主要设置：stack-up，geometry，component，area；

   

   2)亮点设置：Display –> color/visibility –> display选项：temporary highlight和permanent highlight 然后再在display –> highlight选择网络就可以高亮了。但此时高亮的时候是虚线，可能看不清楚，可以setup –> user preferences –> display –> display_nohilitefont 也可以设置打开此选项 display_drcfill，将DRC显示也表示为实现，容易看到DRC设置标志大小setup –> drawing option –> display –> DRC marker size；

   

   3)布局时设置的格栅点要打一些，布线时格栅点要小一些；

   

   4)执行每个命令时，注意控制面板的选项，包括option，find，visibility；

   

   5)不同颜色的不同网络:display highlight –> find面板选择net –> option选择面板的颜色，然后点击网络。

   

   差分布线

   

   1)差分线：route –> conect然后选择差分对中的引脚，如果定义了差分对，差分对布线会自动进行；

   

   2)如果您想在差分布线变成单端布线，可以点击右键:single trace mode。

   

   蛇形走线

   

   1)群走线:route –> 选择需要布线的飞线，这样多条线就可以一起布线了–> 但当接近接线目的焊盘时，右键 –> finish 可自动完成 –> 再利用slide修线；

   

   2)常用的修线命令:

   

   （1）、edit –> delete 然后再find中可以选择Cline(删除整跟线)，vias、Cline Segs(只删除其中一段)；

   

   （2）、route –> slide 移动线路；

   

   （3）、route –> spread between voids 并控制面板options栏输入void clearance可自动避让。

   

   53.铺铜：

   

   1)建议初学者使用内电层正片，因为不需要考虑flash焊盘，此时所有的过孔和通孔都应该连接到内电层，而不应该连接到内电层。如果使用负片，如果不做焊盘flash焊盘，然后板废了；

   

   2)在外层铺铜：shape –> rectangular 然后再option设置:

   

   (1)动态铜（dynamic copper）

   

   (2)制定铜皮要连接的网络

   

   3)铺铜后如何编辑边界:shape –> edit boundary 可以修改铜皮的边界；

   

   4)如何删除铜皮:edit –> delete –> 在find中选择shape –> 点击铜皮删除；

   

   5)修改已铺铜的网络:shape –> select shape or void –>右键单击铜皮assign net；

   

   6)如何手动挖空铜皮:shape –> manual void –> 选择形状；

   

   7)删除孤岛:shape –> delete islands –> 在option面板点击delete all on layer；

   

   8)铺静态铜皮:shape –> rectangular –> 在option面板选择static solid；

   

   9)铜皮合并，两块铜皮重叠时合并:shape –> merge shapes 一个接一个地点击每个铜皮，它将合并为一个铜皮。合并铜皮的前提是铜皮必须是相同的网络，不要去除铜皮是一种类型（动态或静态）。

   

   54.内层分割：

   

   1)常用于多电源系统；

   

   2)为了方便分割前观察各电源的分布，可以高亮显示电源网络；

   

   3)铜皮分割:add –> line –> 在option面板选择class为anti etch，subclass为power，如果电压差较小，则制定分割线宽度（需要考虑相邻区域的电压差）mil但如果是 12V与-12V间隔要宽一些，一般40~50mil可以。如果空间允许，尽量宽。然后用线划分区域；

   

   4)铜皮分割:edit –> split plane –> create 打开create split palne，选择要分割的层（power）铜皮的类型 –> 制定各区域网络；

   

   5)全部去高亮：display –> delight –> 选区域；

   

   6)去除孤岛：shape –> delete island 可暂时高亮显示孤岛 –> 点击option去除孤岛；

   

   7）尽量不要再相邻层铺不用电源的铜皮，因为这样会带来电源噪声的耦合，在电源层之间要至少相隔一层非介质层。

   

   55.后处理：

   

   1)添加试点；

   

   2)重新编号，便于组装。在设计原理图时，根据原理图中的位置进行编号，但这是在PCB中编号就是乱的。这就需要在PCB重新编号，然后反向标记原理图，步骤：Logic –> Auto Rename Refdes –> rename –> more 选项 选项可设置重新编号preserve current prefixes即保持当前编号前缀；

   

   3)布线前最好重新编号元件，否则布线完成后可能会带来一些DRC有些错误DRC与电气特性无关，可能是由编号引起的，此时可以忽略这些DRC错误；

   

   4)原理图反标记:打开原理图工程文件 –> tools –> back annotate –> 选择PCB Editor –>确定；

   

   5)布线完成后，对可能存在的各种情况进行全面检查DRC错误；

   

   6)查看报告：tools –> report或者quick reports –> 最常用的是unconnect pin report；还有查看shape一些报告，如果没有，检查动态铜皮的状态smooth就需要到setup –> drawing option中进行更新 –> update to smooth；

   

   7）shape no net 没有给网络shape；shape island 检查孤岛；design rules check report；

   

   8）在setup –> drawing option中可以看到unrouted nets，unplaced symbol，isolate shapes等等。这只是一般的统计信息。但要求所有选项都是绿色的，即没有错；

   

   9)如果确定所有设计都没有错误，建议检查数据库，完全消除错误。tools –> update DRC –> 选择两个选项 –> check 确保数据库完整。

   

   56.丝印处理(为出光画做准备):

   

   1)丝印层的生成与电气层无关，因此可以关闭线路和铜覆盖：display –> color visibility 关掉etch，要留着pin和via，因为调整丝印需要知道它们的位置；

   

   2）在display –> color and visibility –> group选择manufacturing –> 选择autosilk_top和autosilk_bottom 因为丝印信息在这一层。不需要选择其他层silkscreen；

   

   3)生成丝印：manufacturing –> silkscreen –> 在丝印层中选择这些层的信息，一般选择package geometry和reference designator –> 点击silkscreen，软件自动生成此信息；

   

   4)先调整丝印color and visibility中关掉ref des assembly_top和assembly_bottom；

   

   5)调整字体大小:edit –> change –> 在find面板选中text –> option面板选中line width和text block，不选择text just –> 画框改变了所有的文字。line width是线宽，text block字体大小option选项中的subclass不要动，否则修改后，修改结果会复制到那一层；

   

   6)调整丝印位置：move –> 选择编号进行修改；

   

   7)添加文字说明:add –> text –> 在option中选择manufachuring/autosilk_top ，以及字体的大小，然后点击需要添加的位置，输入；

   

   57.钻孔文件：

   

   1)钻孔文件是电路板制造商数控机床上使用的文件，后缀为.drl；

   

   2)设置钻孔文件参数：manufacture –> NC –> NC Parameters –> 设置配置文件（nc_param.txt）保持默认存储路径；

   

   3）产生钻孔文件：manufacture –> NC –> NC drill –> Drilling:假如都是通孔选择layer pair；若有埋孔或盲孔选择（by layering）—> 点击drill钻孔文件 –> 点击view log查看信息；

   

   4）注意NC drill命令只处理圆形钻孔，不处理椭圆形和方形钻孔，需要单独处理：manufacture –> NC –> NC route –> route 可能会产生一些工具选择的警告，可以忽略。完成后会产生一个.rou文件；

   

   5)生成钻表和钻图：display –> color and visibility –> 关闭所有颜色显示，在geometry中单独打开outline，只打开电路板的边框 –> manufacture–> NC –> drill legend 生成钻表和钻图 –> ok –> 有一个方框，放上去。

   

   58.光绘文件：

   

   1)出光绘文件：manufacture –> artwork，注意以下选项：

   

       Film Control：

   

   （1）undefined line width：一般设置为6mil或者8mil；

   

   （2）plot mode：每一层是正片还是负片；

   

   （3）vector based pad behavior：出RS274X在格式文件中，必须选择此选项，如果不选择此选项，则负片上的焊盘可能会出现问题。

   

       General Parameters：

   

   （1）Device type：选择Gerber RS274X，能保证国内绝大多数厂家都能接受；

   

   2)光绘文件的边框可在出光绘文件前设置(或不设置):setup –> areas –> photoplot outline；

   

   3)如果要打开顶层丝印信息的光绘文件，需要先打开这层信息:display –> color/visibility –> all invisible 关掉一切；

   

   4)顶层丝印层需要打开以下三个选项:

   

       geometry：[board geometry]: silkscreen_top [package geometry]: silkscreen_top

   

       manufacturing：[manufacturing]: autosilk_top

   

       然后，manufacture –> artwork –> film control –> 在available films中选择TOP，右键add –> 输入这个film名字(例如silkscreen_top）就这样available films加上这个film，还有三个刚才选的class/subclass；

   

   5)用同样的方法在底部产生丝印；

   

   6)先加阻焊层manufacture中添加上soldermask_top层，然后在display –> color/visibility选择几个class/subclass:

   

       stack-up：[pin]: soldermask_top; [via]: soldermask_top

   

       geometry：[board geometry]: soldermask_top; [package geometry]: soldermask_top

   

       再在soldermask_top右键 –> match display 会让这个film和选择的class/subclass匹配

   

       以同样的方式添加底层阻焊层；

   

   7)先加焊层manufacture中添加上pastemask_top层，然后在display –> color/visibility选择几个class/subclass:

   

       stack-up：[pin]: pastemask_top; [via]: pastemask_top

   

       geometry：[board geometry]: 没有; [package geometry]: pastemask_top

   

       再在soldermask_top右键 –> match display 会让这个film和选择的class/subclass匹配

   

       以同样的方式添加底层焊层；

   

   8)先加钻表manufacture中添加上drill_drawing层，然后在display –> color/visibility选择几个class/subclass:

   

       manufacturing：[manufacturing]: Nclegend-1-4

   

       geometry：[board geometry]: outline

   

       再在drill_drawing右键 –> match display 会让这个film和选择的class/subclass匹配；

   

   9)板材所需的底片:

   

   (1)四个电气层(四层板)

   

   (2)两个丝印层

   

   (3)顶层和底层（solder mask）

   

   (4)顶层加焊层和底层加焊层（paste mask）

   

   (5)钻孔图（NC drill lagent）

   

   10)如何设置好了film中修改class/subclass：点击相应的film –> display可以显示当前的匹配class/subclass –> 然后再在display中修改 –> 再次匹配；

   

   11）需要对每个film进行设置film option；

   

   12)生成光绘文件：film option中select all –> create artwork；

   

   13)光绘文件的后缀.art；

   

   14)需要提供PCB制造商文件：.art、.drl、.rou(钻非圆孔文件)、参数配置文件art_param.txt、钻孔参数文件nc_param.txt。

   

   (来源: 跨境工具人king）